Epyc Milano e Genova, amd fornisce dettagli sul suo nuovo server cpus

AMD ha rivelato alcuni dettagli sull'architettura EPYC di Milano (Zen 3) e sull'architettura EPYC di Genova (Zen 4) progettata dall'azienda.

EPYC Milano e Genova, AMD fornisce dettagli sulle sue nuove CPU server

Durante la sua presentazione, Martin Hilgeman di AMD, Senior Manager di HPC Applications, ha rivelato le diapositive che confermano che la prossima serie di processori EPYC "Milano" verrà lanciata sul socket server SP3 esistente di AMD, supporterà la memoria DDR4 e offrirà lo stesso TDP e le stesse configurazioni principali della serie di processori di Roma.

Questa diapositiva sembra dissipare le voci secondo cui AMD avrebbe pianificato di lanciare Milano con un'implementazione 4x SMT, secondo la quale Zen 3 avrebbe offerto agli utenti quattro thread per core della CPU. Sembra che la principale fonte di miglioramenti delle prestazioni di Zen 3 deriverà dai miglioramenti dell'IPC e dai guadagni nella velocità di clock, piuttosto che dall'aumento del numero di core e thread. Spero che questo significhi che Zen 3 si concentrerà sulle prestazioni "single-core" e sui miglioramenti dell'architettura di base.

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Passando a EPYC Genova (Zen 4), Helgeman afferma che Zen 4 è ancora in fase di progettazione, il che significa che i produttori di server e altri clienti hanno l'opportunità di influenzare il design di Genova. Viene anche confermato che questa nuova architettura verrà lanciata con un nuovo socket SP5, supporterà un nuovo tipo di memoria (probabilmente DDR5) e offrirà agli utenti "nuove funzionalità", che non sono state rivelate.

Interiorizzato nel design di Zen 3, AMD ha confermato che Zen 3 si allontanerebbe dal design della cache divisa di Zen / Zen 2, che divideva la cache L3 della CPU AMD tra due CCX quad-core. Ciò significa che AMD potrebbe allontanarsi dal proprio design CCX quad-core, creando un design CCX a otto core con Zen 3 o un design diverso.

Invece di offrire due cache L3 da 16 MB (come si vede nell'attuale design Zen 2 di AMD), il design Zen 3 di AMD offrirà una combinazione di cache L3 "32 + MB" su tutti gli otto core della CPU. Ciò ridurrà le potenziali latenze tra i core della CPU in un singolo die e garantirà un migliore accesso alla cache L3 integrata per i core della CPU. Inoltre, questa cache sarebbe più grande della vista nelle generazioni precedenti.

L'EPYC di Milano verrebbe da noi durante la seconda metà del 2020.

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