Micron e cadenza aggiornano lo stato di ddr5, il 36% in più di prestazioni rispetto a ddr4

All'inizio dell'anno, Cadence e Micron hanno tenuto la prima dimostrazione pubblica della memoria DDR5 di prossima generazione. Ad un evento TSMC all'inizio di questo mese, le due società hanno fornito alcuni aggiornamenti sullo sviluppo della nuova tecnologia di memoria.

Micron e Cadence discutono dei loro progressi nella memoria DDR5

La caratteristica principale di DDR5 SDRAM è la capacità dei chip, non solo prestazioni più elevate e un consumo energetico ridotto. DDR5 dovrebbe aumentare le velocità di I / O da 4.266 a 6.400 MT / s, con una caduta di tensione di alimentazione di 1, 1 V e un intervallo di jitter consentito del 3%. Si prevede inoltre di utilizzare due canali indipendenti a 32/40 bit per modulo (senza / o con ECC). Inoltre, DDR5 avrà una migliore efficienza del bus di comando, migliori schemi di aggiornamento e un pool più ampio di banche per prestazioni aggiuntive. La cadenza prosegue affermando che la funzionalità avanzata di DDR5 consentirà una larghezza di banda del 36% maggiore rispetto al DDR4 anche a 3200 MT / se una volta che a 4800 MT / s la larghezza di banda effettiva sarà superiore dell'87%. rispetto a DDR4-3200. Un'altra delle caratteristiche più importanti di DDR5 sarà la densità dei chip monolitici oltre i 16 Gb.

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I principali produttori di DRAM dispongono già di chip DDR4 monolitici con una capacità di 16 Gb, ma questi dispositivi non possono fornire orologi estremi a causa delle leggi della fisica. Pertanto, aziende come Micron hanno molto lavoro da fare nel tentativo di riunire densità e prestazioni DRAM elevate nell'era DDR5. In particolare, Micron si occupa del tempo di ritenzione variabile e di altri eventi a livello atomico, una volta che le tecnologie di produzione utilizzate per la DRAM raggiungono i 10-12 nm. In parole povere, mentre lo standard DDR5 ospita densità e performance del matrimonio, c'è ancora molta magia da fare per i produttori di DRAM.

Micron prevede di avviare la produzione di chip da 16 Gb utilizzando il suo processo di produzione "sub-18nm" entro la fine del 2019, anche se ciò non significa necessariamente che le applicazioni reali che dispongono di questa memoria saranno disponibili entro la fine del prossimo anno. Cadence ha già implementato DDR5 IP (Controller + PHY) utilizzando le tecnologie di processo N7 (7nm DUV) e N7 + (7nm DUV + EUV) di TSMC.

Dati i vantaggi chiave di DDR5, non sorprende che Cadence preveda che i server saranno le prime applicazioni a utilizzare il nuovo tipo di DRAM. Cadence ritiene che i SoC dei clienti che utilizzano il processo N7 + lo supporteranno, il che significa essenzialmente che i chip dovrebbero raggiungere il mercato nel 2020.

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